事件内容
10 月 26–28 日，由佐治亚理工学院孵化、前英特尔 CEO 帕特·基辛格（Pat Gelsinger）通过风投机构 Playground Global 领投的内存初创 Nagare Labs 走出隐身，完成 500 万美元种子轮。基辛格本人在接受 The Register 采访时，将 Z2RAM 与 SRAM / DRAM / NAND 并列，称之为兼具「DRAM 密度、SRAM 速度、闪存可扩展性」的新内存层级。该技术来源为 Georgia Tech 研究者 Suman Datta（Intel High-k/Metal Gate 与 Tri-gate 共同发明人）与 Shimeng Yu（开源内存模拟器 NeuroSim 作者）的多年积累。
Z2RAM 的核心特征：采用氧化物半导体、晶体管式（无电容）存储单元，使用标准后道工艺（BEOL），单层光刻曝光即可堆叠多层，无需 EUV 光刻；计划通过 3D 混合键合直接集成在逻辑芯片正上方，初期比特密度目标为 SRAM 的 5 倍以上，非破坏性读取（降低访问延迟），并像 NAND 那样垂直堆叠。Nagare 计划 4 年内交付可工作的芯片样片，10 年内实现商业化。
值得关注的原因
- AI 算力瓶颈正从「算力」转向「内存墙」：本号此前已论述 AI 服务器的「供电墙」（华润微，Post 420）。内存墙是另一面——HBM 成本高、带宽受「shoreline」限制、依赖电容堆叠与先进封装。Z2RAM 用成熟后道工艺 + 无 EUV + 近存集成，提供一种潜在低成本、高带宽的近存方案，直击推理（尤其是长上下文、端侧大模型）的核心痛点。
- 「以内存为中心的计算」新路线代表：把内存直接做在逻辑 die 之上，缩短数据搬运距离，与「存算一体」「CXL 内存池化」并列，构成后 HBM 时代内存路线的多元探索（区别于已发的微纳核芯 3D-CIM 存算一体、Marvell Structera CXL 内存池化等不同路线）。
- 顶级背书 + 供应链动作：前英特尔 CEO 亲自下场，且基辛格本周携 6 家 Portfolio 公司访台寻找供应链伙伴，Nagare 是其中首个公开亮相者——揭示内存路线之争已从学术走向产业博弈。
- 风险边界需清醒：技术仍处实验室原型阶段，尚无行业标准接口，氧化物半导体的原子空位可靠性待验证，4 年样片 / 10 年商用周期偏长。属于「高潜力、长周期」的早期标的，应作为趋势信号而非近期量产新闻看待。
原创文章，作者：陈默，如若转载，请注明出处：https://www.chenmo.net/450.html
